Blast Create官方介绍

来源：百度文库编辑：神马文学网时间：2024/04/28 06:58:40

Blast Create™现了从RTL到门极布局之间可预测的路径。该工具是实现通用逻辑和高性能数据路径综合、DFT分析和插入、物理综合、功率优化以及静态时序分析的统一环境。由BlastCreate生成的Physical Netlist™(门极布局)实现了RTL设计师和版图设计工程师之间干净利落的交付，消除了为达到时序收敛要求而进行的耗时的版图与综合之间的迭代。
随着深亚微米设计的复杂性和密度急剧增加，设计收敛和产品及时面世的目标也越来越难以实现。因此，业界需要一个快速的、高容量的、统一的RTL和物理综合解决方案。Blast Create正是能够满足上述需求的解决方案，确保了逻辑设计师们在RTL阶段迅速识别并修正问题。利用BlastCreate，逻辑设计师们能够综合、校验综合的网表和他们所设计的RTL的易测性、验证设计约束、检测可测试性设计(DFT)冲突，以及面向面积、时序、功率、布线拥挤度以及晶粒的利用等因素检查设计的可行性。由于确信设计能够实现时序收敛，因此逻辑设计师可以满怀信心地将门极布局结果传递给物理设计师。
BlastCreate构建在微捷码(Magma)公司历经生产验证的、基于增益的综合、FixedTiming技术以及统一数据库模型之上。为了满足性能需求，传统的综合工具利用静态线圈负载估算，过度抑制了设计。而且，为了改善物理信息的实施，还需要额外的单点工具。与之不同的是，Blast Create利用实际的性能需求和物理约束综合RTL，同时生成门极布局网表，可以传递给任意一个版图规划系统。
主要特点：
功能完整的、基于增益的综合兼容IEEELRM，支持Verilog, Verilog 2K, System Verilog, VHDL and VHDL 93标准，通常使用综合pragmas
完整的结构化优化
嵌入式的数据路径模块生成和算法表达式综合
自动流水线操作，寄存器时序重定功率减小技术
支持标准接口–SDC,.lib
整合的DFT流程对RTL和网表的DFT检查
自动修正DFT冲突
扫描链插入物理优化自顶向下和自底向上的层次化扫描
内存BIST、逻辑BIST、TAP和边界扫描、ATPG(可选的)
实现BIST、ATPG的第三方接口
迅速、准确的静态时序分析全增量多模式时序分析
层次化的时序约束
时序和ESP(增益)报告
传递给第三方流程 Verilog网表
DEF、PDEF物理网表
生成SDC、SDF、SPEF
先进的优化增益校准
逻辑重构和克隆
处理重负载的缓冲
布局过程中的架构交换
增量寄生提取和静态时序分析
结构化的ASIC特殊单元映射(可选项)
结构化的ASIC约束驱动的物理综合(可选项)
多-Vt库、多-Vdd、多阈值CMOS(MTCMOS)和电源门控支持(可选项)

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