神马文学网[Forward]静态时序分析（Static?Timing?Analysis）211111
来源：百度文库 编辑：神马文学网 时间：2024/04/29 10:49:18
STA流程及分析方式
STA的流程如图二十所示，而其分析验证的项目就是我们前文提及之时序检查相关的Timing Arc，如Setup Time、Hold Time等等。以下我们针对Setup Time举1实际范例来说明STA的分析方式。
图二十
设计电路如图二十一所示，时序模型（Timing Model）及时序限制（Timing Constraint）如下：
图二十一
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所有逻辑闸在输出讯号上升时最长的延迟时间为3ns，最短为2ns。 - 所有逻辑闸在输出讯号上升时最长的延迟时间为2ns，最短为1ns。
- 所有连线（Net）最长的延迟时间为2ns，最短为1ns。
- 所有Flip-Flop Clock到Q的延迟时间为3ns。
- 所有Flip-Flop的Setup Time为1ns（Ts）。
- 所有Flip-Flop的Hold Time为1ns（Th）。
- Clock周期为14ns（Dclkp）。
- Clock source latency为2ns（Dclks）。
- Clock network latency为3ns（Dclkn）。
- Clock uncertainty为1ns（Dclku）。
- B及C的input delay皆为1ns（Da、Db、Dc）。
- Y的output delay为3ns（DY）。
接下来，我们以Step-By-Step的方式说明时序分析的方式。
1.
图二十二
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图二十四
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图二十五
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图二十六
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综合5和6，第1条Path的Timing是符合规格的，其Slack为4ns（取较差状况）。
图二十七
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图二十八
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图二十九
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图三十
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图三十一
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综合10和11，第2条Path的Timing不满足，其Slack为-3。
图三十二
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图三十三
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图三十四
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图三十五
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图三十六
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综合15和16，第3条Path Timing不符合规格，其Slack为-4。
图三十七
综合上述分析结果，此电路的时序不符合规格，其Critical Path是Path3，Slack为-4。
总结
本文先对STA的概念做概念性的介绍，在下集的文章中，将对STA在实际IC设计流程中的应用举一范例说明，请各位拭目以待。