脉冲边沿检测(Verilog)
来源:百度文库 编辑:神马文学网 时间:2024/04/29 05:07:12
在很多时候都要对输入脉冲进行边沿检测,如PS/2时序,ps2_data数据在ps2_clk时钟下降沿接收。
边沿检测Verilog程序代码:
module DetecEdge(clk,ps2_clk,rst_n,pos_ps2_clk,neg_ps2_clk);
input clk; //输入时钟
input ps2_clk; //输入要检测边沿的脉冲
input rst_n; //复位信号
output pos_ps2_clk; //上升沿标志位
output neg_ps2_clk; //下降沿标志位
reg ps2_clk_r0,ps2_clk_r1,ps2_clk_r2; //ps2_clk状态寄存器
always@(posedge clk or negedge rst_n)
if(!rst_n)
begin
ps2_clk_r0<=1'b0;
ps2_clk_r1<=1'b0;
ps2_clk_r2<=1'b0;
end
else //锁存状态
begin
ps2_clk_r0<=ps2_clk;
ps2_clk_r1<=ps2_clk_r0;
ps2_clk_r2<=ps2_clk_r1;
end
assign pos_ps2_clk=(~ps2_clk_r2)&ps2_clk_r1; //上升沿检测
assign neg_ps2_clk=ps2_clk_r2&(~ps2_clk_r1); //下降沿检测
endmodule
布线布局后仿真波形如下图:
可以注意到其中的移位寄存器用了非阻塞赋值(<=)
ps2_clk_r0<=ps2_clk;
ps2_clk_r1<=ps2_clk_r0;
ps2_clk_r2<=ps2_clk_r1;
如果用阻塞赋值的话,综合的时候会把其中两个寄存器去点,用阻塞赋值(=)
ps2_clk_r0=ps2_clk;
ps2_clk_r1=ps2_clk_r0;
ps2_clk_r2=ps2_clk_r1;
会出来这样的警告:
WARNING:Xst:646 - Signal is assigned but never used.
Register equivalent to has been removed
Found 1-bit register for signal.
WARNING:Xst:2677 - Node of sequential type is unconnected in block .
从RTL可以看到,只剩ps2_clk_r1一个D触发器。
上图是非阻塞赋值综合后的RTL,可以看出,有三个D触发器做移位寄存器。通过移位,对边沿进行检测。
程序工程文件下载:http://space.ednchina.com/upload/2009/3/24/86bb5e63-8959-47c4-af52-10ac330554d3.rar
代码还有一种写法:
module DetecEdge(clk,ps2_clk,pos_ps2_clk,neg_ps2_clk);
input clk; //输入时钟
input ps2_clk; //输入要检测边沿的脉冲
output pos_ps2_clk; //上升沿标志位
output neg_ps2_clk; //下降沿标志位
reg [2:0] ps2_clkr; //用一个fifo来采样ps2_clk信号;
always @(posedge clk)
ps2_clkr <= {ps2_clkr[1:0], ps2_clk};
wire pos_ps2_clk = (ps2_clkr[2:1]==2'b01); // now we can detect ps2_clk rising edges
wire neg_ps2_clk = (ps2_clkr[2:1]==2'b10); // and falling edges
endmodule
布线布局后仿真波形和之前程序的仿真波形一样
程序文件下载:http://space.ednchina.com/upload/2009/3/24/5286d476-c43c-4b99-b658-5d53865ce19a.rar
参考资料:
1)verilog的PS2键盘解码——特权’s blog
http://blog.ednchina.com/ilove314/153929/message.aspx
2) [FPGA][Verilog][PS2]模拟PS2协议,丢掉4x4键盘,来用标准键盘吧!_阿虚的电子小屋
http://hi.baidu.com/aokikyon/blog/item/e46dc2368d9f76350a55a99a.html
边沿检测Verilog程序代码:
module DetecEdge(clk,ps2_clk,rst_n,pos_ps2_clk,neg_ps2_clk);
input clk; //输入时钟
input ps2_clk; //输入要检测边沿的脉冲
input rst_n; //复位信号
output pos_ps2_clk; //上升沿标志位
output neg_ps2_clk; //下降沿标志位
reg ps2_clk_r0,ps2_clk_r1,ps2_clk_r2; //ps2_clk状态寄存器
always@(posedge clk or negedge rst_n)
if(!rst_n)
begin
ps2_clk_r0<=1'b0;
ps2_clk_r1<=1'b0;
ps2_clk_r2<=1'b0;
end
else //锁存状态
begin
ps2_clk_r0<=ps2_clk;
ps2_clk_r1<=ps2_clk_r0;
ps2_clk_r2<=ps2_clk_r1;
end
assign pos_ps2_clk=(~ps2_clk_r2)&ps2_clk_r1; //上升沿检测
assign neg_ps2_clk=ps2_clk_r2&(~ps2_clk_r1); //下降沿检测
endmodule
布线布局后仿真波形如下图:
可以注意到其中的移位寄存器用了非阻塞赋值(<=)
ps2_clk_r0<=ps2_clk;
ps2_clk_r1<=ps2_clk_r0;
ps2_clk_r2<=ps2_clk_r1;
如果用阻塞赋值的话,综合的时候会把其中两个寄存器去点,用阻塞赋值(=)
ps2_clk_r0=ps2_clk;
ps2_clk_r1=ps2_clk_r0;
ps2_clk_r2=ps2_clk_r1;
会出来这样的警告:
WARNING:Xst:646 - Signal
Register
Found 1-bit register for signal
WARNING:Xst:2677 - Node
从RTL可以看到,只剩ps2_clk_r1一个D触发器。
上图是非阻塞赋值综合后的RTL,可以看出,有三个D触发器做移位寄存器。通过移位,对边沿进行检测。
程序工程文件下载:http://space.ednchina.com/upload/2009/3/24/86bb5e63-8959-47c4-af52-10ac330554d3.rar
代码还有一种写法:
module DetecEdge(clk,ps2_clk,pos_ps2_clk,neg_ps2_clk);
input clk; //输入时钟
input ps2_clk; //输入要检测边沿的脉冲
output pos_ps2_clk; //上升沿标志位
output neg_ps2_clk; //下降沿标志位
reg [2:0] ps2_clkr; //用一个fifo来采样ps2_clk信号;
always @(posedge clk)
ps2_clkr <= {ps2_clkr[1:0], ps2_clk};
wire pos_ps2_clk = (ps2_clkr[2:1]==2'b01); // now we can detect ps2_clk rising edges
wire neg_ps2_clk = (ps2_clkr[2:1]==2'b10); // and falling edges
endmodule
布线布局后仿真波形和之前程序的仿真波形一样
程序文件下载:http://space.ednchina.com/upload/2009/3/24/5286d476-c43c-4b99-b658-5d53865ce19a.rar
参考资料:
1)verilog的PS2键盘解码——特权’s blog
http://blog.ednchina.com/ilove314/153929/message.aspx
2) [FPGA][Verilog][PS2]模拟PS2协议,丢掉4x4键盘,来用标准键盘吧!_阿虚的电子小屋
http://hi.baidu.com/aokikyon/blog/item/e46dc2368d9f76350a55a99a.html
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