PCB导线设计技术

表1 LED的发光色与辉度关系
　

图1 典型LED驱动电路
　

因此封装时驱动电晶体必需尽量靠近LED，藉此缩减LED电流IC的流动路径。LED的辉度与驱动电流呈比例，一般设计上是以绿色LED作基准，依照表1的设定值改变各色的电流值。LED电路基板图案可依照图2的矩阵(matrix)方式排列，如此一来外观上显得非常简洁，驱动电晶体则当作数字电晶体(digital transistor)，串联电阻一般是设在电路基板背面。

图2 典型LED驱动电路板的图案(双面电路板)
　

b.7时段LED的common端子设计
图3是利用微处理器控制的open drain端子动态驱动阳极(anode)common type 7时段(segment)LED电路图，从电源到7时段LED common端子的导线，基于全时段点灯时电流高达40～100mA的考量，因此设计上尽量加粗电路基板的图案(pattern)导线宽度。使用双面电路基板与disc lead的场合，元件必需设在显示器的外侧，如此才能避免影响7时段LED的封装作业。晶片(chip)元件若设在基板背面时，如图4所示可以消除显示器周围的元件，如果加上连接器(connector)cn1，封装后的LED模组可以直接固定在微电脑内。

图4是利用电路板图案设计CAD EAGLE软件自动布线，该软件具备全自动自动Layout功能，而且可以不限次数变更设计，此外自动routing可透过试算错误寻求各种路径(route)，不过笔者建议初期设定时，基板背面的布线采直交方式，事后比较容易修改，尤其是类似这种电路，若未特定布线方向成功机率非常低。
　

图3 7时段LED的动态驱动电路图
　

图4 chip元件构成的7时段LED电路板图案(双面电路板)
　

c. 高湿度环境用的基板布线
照片1是内建周边电路的湿度感测器CHS-GSS实际外观，如图5所示相对湿度100%时CHS-GSS湿度感测器只有1V，所以可以当作数字电压计直接读取湿度。如果与微处理器的A-D converter连接时，必需转换成5v等级(range)。
　

照片1 湿度感测器CHS-GSS外观
　

图5 湿度感测器的相对-输出电压特性
　

图6的电路使用单电源，它是由rail to rail OP增幅器构成，可以将湿度感测器的1V转换成5V，此外利用图中的gain微调器VR1，可以使gain成为(1+480/120)=5。

佈线设计上为了降低高湿度环境时的漏电(leak)现象，必需避免在OP增幅器接地(ground)之间设置图案，同时尽量加大图案之间的间隔缩减图案导线的宽度。图中R1，R2使用1/4W±1%金属皮膜电阻；图7是auto router绘制的双面电路基板图案，焊接面为全接地(full ground)，本电路基板封装测试试后再用树脂包覆防湿。
　

图6 扩大湿度感测器输出范围的电路
　

图7 湿度感测器周边电路的pattern
(双面电路板，未标示背面接地)
　

d. 微处理器内建A-D converter时，前置增幅器周边的模拟/数字分离技巧
最近几年单晶片微处理器大多内嵌A-D Converter(以下简称为ADC)，封装这类微处理器时，必需防止类比ADC受到数字电路噪音的影响。图8是小型单晶片微处理器与ADC用置增幅器(pre-amplifier)的电路图，图中的IC1为输出入rail to rail的OP增幅器，它是ADC前置增幅器的10倍电压gain非反相增幅电路；IC2是dropout定电压电源，它可以产生3.3V数字与模拟电路的电源；IC2使用Renasas公司开发的R8C/Tiny系列小型微处理器，该晶片内建10位元循序比较型ADC，第14号脚架(pin)除了可以输入模拟信号之外，同时也是ADC用模拟输入埠(port)。接着介绍 除外的表面封装元件，封装在双面印刷电路基板的技巧。
　

图8 内嵌A-D converter的微处理器与前置增幅周边电路
　

图9是接地与电源电路的基板图案。接地图案设计上的重点，必需明确分离模拟接地(以下简称为AGND)与数字接地(以下简称为DGND)，此处为配合电位因此采取单接点设计，如此设计可以防止数字电路的噪音，造成ADC的转换精度降低等问题，因此图9的AGND与DGND连接点设在IC3的Vss端子(5号脚架)附近。

　
图9 IC3周边电路的pattern 说明
　

本电路使用的微处理器接地端Vss子只有一条，不过其它型号的IC则将AGND与DGND端子分离，因此必需将AGND与DGND的pattern作明确的分离与单点连接(图11)。电源电路需注意的是与IC2输出入连接的C3，C5两电容的设置，因为未降低输出入端子的高频阻抗时，低dropout电压的电源IC会有波动之虞，所以C3，C5尽量靠近IC2设置，同时还需要缩减导线长度加粗导线宽度。
　

图10 AGND与DGND明确分离作单点连接
　

图11是前置增幅周边电路的电路基板pattern，如图所示C2设置在IC1附近，由于电压復归型OP增幅器反相输入端子的输入阻抗很高，极易受到外部噪音的影响，所以图11的电路基板图案，刻意缩短至反相输入端子(IC1的3号脚架)的导线长度，图中R3是分割容量性负载与OP增幅器输出端子的电阻，OP增幅器与微处理器之间的导线很长时，该电阻必需尽量设置在OP增幅器附近。
　

图11 前置增幅器周边电路的pattern
　

描绘AGND时必需尽量降低AGND本身的阻抗，实际布线图案除了采用full pattern之外，前置增幅器的输出入导线应用贯穿孔(through hole)设计，使导线绕到AGND背面藉此降低AGND的阻抗。此外包含前置增幅器在内封装模拟电路的基板背面，不可有任何数字信号(包含DGND)流通，主要目的是要防止容量结合，造成数字电路的信号变成噪音影响模拟电路的动作。


模拟电路基板导线设计
a. OP增幅器构成的全波形整流电路patterning
图12的全波形整流电路，经常因正端(plus side)与负端(minus)gain的未整合，导致波形不均衡，所以决定gain值的电阻使用误差为±1%的金属皮膜电阻。本电路可以使IC1b作差动动作，因此能够减缓高频时波形不均衡现象。虽然OP增幅器採用LF412，不过可以根据设计需求，改用与OP增幅器脚架相容的LM358。
　

图12 利用OP差动增幅器作全波整流的电路
　

IC1的1、2号脚架至5、6号脚架路径(route)是本电路基板主要设计重点，如图13所示如果导线绕过IC的外侧，路径会变长所以采取IC下方布线设计，正、负电源的图案导线宽度完全相同，信号则沿着箭头方向流动，二极管(diode)等整流电路则整合在基板左侧，电源导线加粗的同时接地采取full ground设计，如此一来双面电路基板就可以满足以上所有的要求。

图13 利用OP差动增幅器作全波整流的电路基板图案
　

b.光学耦合器的基本周边导线
接着介绍封装光学耦合器(photo coupler)的电路基板分离图案设计技巧。光学耦合器主要功能是将board或是设备之间绝缘，主要原因是为了保障各元件保证的绝缘耐压特性，因此电路基板出现所谓的分离图案设计。图14的电路12V的输入单元与5V的输出单元就是采用分离图案设计，它使用四个编号为的PS2801-4光学耦合器。　

图14 使用photo coupler的电压转换电路
　

如图15所示为确保1次端(发光侧)与2次端(收光侧)的沿面距离，所以设计上分成表层图案与内层图案，内层图案若是full pattern时，与一般full pattern一样需作除料设计。所谓沿面距离是线导体之间的指导，沿着绝缘物通行时最短距离而言，有关耐压与沿面距离，UL、VDE等各国的安全规范都有严谨的规定与说明。
　

(a)pattern的间隔过窄设计例　　　　(b)pattern的间隔适当设计例
图15 photo coupler正下方的1次端与2次端图案必需确实分离
　

I/O点数很多而且使用复数个光学耦合器的场合，必需将散热问题一併列入考虑。图16是根据以上需求，兼具散热效果的pattern设计范例，由图可知1次端与2次端的接地共通时，利用full pattern连接可以提高散热效果；内层有接地时可以在full pattern设置数个via与内层接地连接。

如上所述根据1次端与2次端的电流值与散热要求，最后才能决定电阻的定额与pattern宽度。　

图16 兼具散热效果的pattern设计
　

c. 100V以上商用电源线的图案
图17是已经绝缘可输出脉冲的商用交流zero cross point电路。TLP626 LED两者未点灯时，光学耦合器的光学电晶体(photo transistor)成为OFF，输出正极性的脉冲。

　
图17 商用交流zero cross point检测电路
　

由于商用交流的输入线相当危险，因此设计电路基板图案时必需充分考虑绝缘与安全性。图18所示虽然R1单独一个电阻电气上动作完全相同，不过与商用交流的输入直接连接的图案变长，或是流入电阻的电压变高时，电阻的耐电压特性会出现问题，因此建议读者最好分成数个电阻。

图19的输入电压变高时，R1电力损失会以电压的二次方增加，此时必需改佣可以封装更大阻抗的电路基板图案。

图18 以R1取代图17的R1-1 R1-2 　　　　　　　　　图18 以R1取代图17的R1-1 R1-2
　

图19 加大图17的R1-1 R1-2容许电力可支援大电压范围
　

设计图20的电路基板图案，必需考虑下列事项:
①採用full pattern设计，元件尽量紧凑封装。
②R1等发热元件附近设置低高度R1，同时尽量远离C1。
③R1设置复数个可以封装1W，2W，3W电力阻抗的land。

图20电路基板图案最大缺点是封装2W，3W电阻时，会因为实际电阻封装情况，造成未使用的land太接近胴体部位；图21是设计变更后的电路基板图案，如此一来R1封装在任何位置，元件下方不会出现land。

　
图20 商用交流zero cross　　　　　　　　　　　图21 设计变更后的基板图案
point检测电路基板图案　　　　　　　　　　　　　　　　　　　　　　．
　

d.可发挥24位元解析度的A-D converter周边电路基板图案
图22是由复数个24位元A-D converter构成，具备电压测试精度与SN比最佳化，与直流甚至20kHz信号的多频道资料记录前置器(multi channel data recorder front end)电路图。本电路亦可应用在3频资料记录器，为达成目的因此将成为ADC的转换基准的参考(reference)电源REF3125 IC(以下简称为REF)当作ADC与pair使用，虽然如此设计ADC频道之间的gain误差会增大，不过复数ADC使用共通同的REF，图案的设计自由度提高，而且容易获得理想的基板布线设计。

图22 复数个24位元A-D converter构成的多频资料记录器电路
　

图23是从信号源一直到电源的过程中产生的接地电位差统计一览、上述电路为类比/数位混载电路，因此接地会有模拟/数字电流流动，如果处理错误的话数字电路的return电流，会混入模拟接地变成噪音源。

图23 接地电流的种类与接地电位差的统计一览
　

此外各电路的电流是由电源的正极提供，再折返至供给元的负极，因此设计上利用此特性，设置return电流合流点与分歧，点使通行路径明确分隔。初段的模拟电路(前置增幅器)根据本身的电位基准点接受信号电压，信号源与该电位基准点若与接地的同电位时，正确信号电压会传递至前置增幅器。

图23是表示电流的合流与分歧电位差。此外ADC包含类比/数位两种电路两者的接地之间电位若有动态变化的话，模拟单元会出现耦合(coupling)造成SN比恶化现象，所以图23的ADC直接连接在与地电位上完全相同位置。图24是充分反映以上构想的资料记录器电路基板图案，如图所示宽幅的接地图案在ADC与OP增幅器正下方通行，它除了达成低接地阻抗化之外，还兼具对IC晶片的遮蔽(shield)效果，尤其是电路内层或是背面设有可以传输脉冲信号的图案时，通常都可以获得极佳低接地阻抗与遮蔽效果。

　
图24 充分反映图23的构想的资料记录器电路基板图案
　

图25是基板背面图案，图中的补充图A又称为remote sensing手法。虽然OP增幅器的输出部设置利用电容负载防止波动的电阻，不过只要插入包含该电阻与VrefP电位的復归loop，就能够正确将参考电压传至VrefP。补充图B则称为Kelvin连接手法，由于OPA2346的第2与第3脚架之间会产生参考(reference)基准电压，因此直接在VrefP至VrefN之间铺设电压传输线，如此就可以防止return电流波动产生电压误差。

图26 高输入阻抗的宽频OP增幅电路
　

图27是高输入阻抗OP增幅器的电路基板图案。降低高速OP增幅器反相输入端子与接地之间的浮游容量非常重要，所以本电路的浮游容量设计目标低于0.5pF。

如果上述部位附着大浮游容量的话，会成为高频领域的频率特性产生峰值的原因，严重时频率甚至会因为feedback阻抗与浮游容量，造成feedback信号的位相延迟，最后导致频率特性产生波动现象。

此外高输入阻抗OP增幅器输入部位的浮游容量也逐渐成为问题，图27的电路基板图案的非反相输入端子部位无full ground设计，如果有外部噪音干扰之虞时，接地可设计成网格状(mesh)。

图28是根据图26制成的OP增幅器Gain－频率特性测试结果，由图可知即使接近50MHz频率特性非常平滑，-3dB cutoff频率大约是133MHz。

图27 高输出入阻抗OP增幅器的电路基板图案

　图28 根据图26制成的OP增幅器Gain－频率
　

b. 可发挥50MH z~6GHz宽频增幅特性的电路基板图案
图29是由单晶片微波(MMIC: Monolithic Micro wave device)积体电路NBB-310(RFMicro Devices)构成的频宽50MHz～6GHz宽频高频增幅器，NBB-310高频元件采用AlGaAs HBT制程制作，因此可靠性相当高。

使用MMIC的增幅器时，必需搭配适合的电路基板图案阻抗与元件，例如耦合电容、高频扼流圈(choke)、线圈(coil)(以下简称为RFC)时，才能发挥元件具有的功能。如NBB-310技术资料的记载，偏压(bias)电流只需利用电阻与RFC即可，不过本电路使用复合型电晶体构成的current mirror电路，加上 NBB-310输出脚架的直流电压Level，会随着高频输入电力Level的变化，使用上述电阻与RFC简易偏压电路的话，输入电力变时输出脚架的直流电压会降低，NBB-310可能会有过电流流动之虞，所以偏压电路使用current mirror电路，藉此防止发生过电流现象。

　图29 频宽50MHz～6GHz宽频高频增幅器的电路
　

频率超过2～3GHz必需谨慎选择印刷电路基板的材质，基本上不可使用传统FR4玻璃环氧树脂，因此无铅且高频特性与FR4玻璃环氧树脂相同的高Tg玻璃环氧树脂使用可能性大幅增加。一般而言高频电路通常会选用高频用低tan的基板材质，此外为抑制周围温湿度造成高频特性变动，因此必需将基板的温湿度一併列入考虑。图30是频宽50MHz～6GHz宽频高频增幅器的电路基板图案，如图所示micro strip line上方的2个耦合电容C1、C2与C4、C5， 并联设在线路端缘(edge)可以改善insertion loss与return loss等高频特性。

　图30 频宽50MHz～6GHz宽频高频增幅器的电路基板图案
　

频率超过GHz等级时，电容器的高频特性随着厂牌出现极大差异，虽然指定厂牌对资材采购单位相当困扰，不过它是OP增幅性能上重要元件之一，重视应用性能时就不应该妥协让步。

封装NBB-310的接地面必需与周围接地面分离，如此才能够防止在NBB-310接地面流动的接地电流迷走在full ground面上，这种技巧经常被应用在改善OP增幅器的绝缘特性。

自制线圈时使用FT23-61 type的troy dull core，与直径ψ0.3polyurethane，靠近NBB-310端紧密绕卷5圈，接着均匀粗绕卷10圈；如果使用市售的线圈必需透过测试寻找特性符合要求的产品，笔者认为若使用WD0200A(冈谷电机)可以充分发挥NBB-310的性能。

c. 可以从直流切换成2.5GHz的RF切换电路
以往RF信号切换开关大多使用PIN二极管(diode)，目前GaAs与CMOS专用IC已经成为市场主流，此处以μPD5710TK为例，介绍可以切换直流～2.5GHz的宽频切换电路(图31)。

　图31 可从直流切换成2.5GHz的RF切换电路
　

图中的μPD5710TK采用CMOS制程制作，点线表示直流cut用电容，其它切换IC的端子偏压(bias)Level是以直流性定义，所以几乎都是用电容直流cut，不过本电路无法使用直流电。图32是RF切换电路基板图案，图案宽度为1.8mm如此便可以成为Z0=50Ω的micro strip line的传输线路，电路基板厚度t=1.0mm。Layout基板时尽量让切换IC的的接地在附近流入背面的端子接地，如此切换控制线在端子附近强制性控制阻抗(impedance)，所以没有长度与宽度等限制。

　图32 可从直流切换成2.5GHz的RF切换电路基板图案
　

为避免切换控制端子影响IC的动作，因此作业上必需谨慎处理。图31的电容C1、C2与接地作交流性连接，可以降低电容对连接控制电路与电源图案的影响(图案成为等价性线圈，图案长度与频率关系的阻抗，从0到无限大巨大变动)。此外电容本身具备共振频率，所以本电路采用高自我共振频率与高定数电容，晶片电容一般都在100pF～1000pF左右。

d. 4GHz VCO的电路基板图案
图33是4GHz为中心可作500MHz宽频振荡的VCO(Voltage Controlled Oscillator)电路，外观上看似可洱必兹基本电路，不过却无可洱必兹电路必要的C-C-L结构，然而本电路却显示负性阻抗而且还可以作振荡动作，一般的VCO为了要减轻负载，通常都会设置缓冲器(buffer)，不过本电路50Ω负载时仍拥有良好的负性阻抗，所以直接连接至50Ω传输线路。

　图33 4GHz为中心可作500MHz宽频振荡的VCO电路
　

图34是电路基板图案。VCO的基板图案重点必需考虑决定振荡频率的元件，以及振荡电晶体的电流流动特性，依此才能设计最短的图案长度。如上所述电路50Ω负载时显示良好的负性阻抗，所以输出直接连接至Z0=50Ω的micro strip line的传输线路，此外控制电压端子Vr利用外部PLL电路以模拟电压控制，所以用C7作高频性降至ground，避免受到电路基板布线的影响。

　图34 4GHz为中心可作500MHz宽频振荡的VCO电路基板图案
　

Q1、L6、L4、D1决定振荡频率，所以设计图案时必需考虑贯穿这些元件的电路电流路径。图34中的虚线表示电路电流路径。

接地采用via hole连接到L2，虽然这种连接方式属于full ground不过路径却非常短，此外via hole设计必需避免产生额外的阻抗。

4GHz的频率在真空中的1个波长为75mm，在印刷电路板上的波长比真空中更短，会有所谓的电路板上缩短率，加上电气上的长度只有该波长的1/2，几乎是可以忽略的长度，结果造成图案之间的距离变得非常短，所以必需尽量选用小型元件，设计电路基板图案时必需动作频率列为最优先考虑。

照片2是本电路使用的SAM连接器外观，它是Johnson components公司开发的End launch connector。对micro strip line而言，SAM的中心导体尺寸非常小，因此可以达成无阻抗暴增之虞的传输特性。图35是SAM连接器的电路基板图案，以及中心导体尺寸与基板厚度为1.2mm时的micro strip line宽度。

照片2 SAM连接器的外观　　　　　　　　　图35 照片2 SAM连接器的foot pattern
　

Audio电路大多采用单点接地(图36)，类似RF电路的单点接地导线会成为电感器(inductance)，使得各元件的接地端子之间电位变得非常不稳定，所以基板图案采用full ground设计，利用基板的背面与内层形成所谓的传输线路ground plain结构，此外与ground 连接的via hole会成为无法忽视的阻抗，设计上必需特别注意。

图36 Audio电路常见的单点接地

　
电源与功率电路基板导线设计
a.面封装型线性调整器的散热图案
接着介绍输出电流1.0A低饱和型线性调整器(linear regulator)散热图案设计技巧。三端子调整器构成元件非常少因此广被使用，图37是由面封装型线性调整器NCP1117构成的降压电路；图38是降压电路基板图案。

　
图37 线性调节器构成的降压电路　　　　　　　　　　图37 线性调节器构成的降压电路
　

旁通电容器(bypass condenser) C1、C3封装在半导体的输出入端子附近，NCP1117为面封装型半导体，使用电路基板图案作散热。图39是NCP1117的散热pattern大小与容许电力－热阻抗的关系，例如输入8V，输出5V，输出电流400mA时，半导体的损失利用输出、入的电压差(8V-5V=3V)，乘上输出电流后等于3V×0.4A=1.2W，根据图39可知NCP1117需要7mm正方以上的散热pad。直接与散热pad连接时，如果输出平滑电解电容C4的电路基板图案太宽时，热量会经由图案传导至电容器造成电解电容温度上升，所以散热pad与C4的基板图案必需案配合输出电流，尽量降低导线图案的宽度。

　图39 NCP1117的散热pattern大小与容许电力－热阻抗的关系
　

同步整流step down converter BIC221C与控制电路，以及MOSFET驱动电路三者同时封装成一体，本电路的动作频率为300kHz，输入5V，输出2.5V/3A。图40(a)是step down converter电路图；图40(b)是BIC221C的内部方块图；图41(a)是电路基板元件面图案。

如图40(b)所示，BIC221C内部方块图所示第4,6号脚架的GND，与第8号脚架的P.GND1、第16号脚架的P.GND2明确分隔，如果按照图40(a)电路图指示，直接描绘含盖上述脚架配线图案的话，可能会造成误动作与噪音增加等后果，因此设计电路基板图案时，必需将第8号脚架的P.GND1、第16号脚架的P,GND2分开，避免第4,6号脚架GND大电流流动。具体方法如图41所示，GND的第4,6号脚架在元件面连接，P.GND1的第8号脚架再与銲接面连接，大电流从C5通过P.GND2的第16号脚架，再从Vout(11,12,13,14pin)通过L1流入C5，P.GND1的第8号脚架从C1设置slit作连接，因此连接与第4,6号脚架的GND的图案不会有大电流流动。

　(a)电路图
　

(b)BIC221C的内部方块图

图40 同步整流式step down converter BIC221C构成的step down converter

(a)元件面

　(b)銲接图

图41 2.5V/3.3A输出的DC-DC converter电路基板图案
　

b. 光学耦合器构成的gate驱动电路基板图案
为避免控制电路遭受破坏，因此图42将光学耦合器TLP351与二极管构成的控制电路，以及功率MOSFET分离。

　图42 photo coupler构成的gate驱动电路
　

图43 gate驱动电路的基板图案，光学耦合器的光学二极管单元属于电流驱动，光学电晶体与功率MOSFET等gate驱动单元则是电压驱动，所以光学耦合器封装在功率MOSFET附近，此时必需避免光学二极管的正、负极的平行导线?部位面积变大。

　图43 gate驱动电路的基板图案
　

c. 专用IC构成的gate驱动电路基板图案
IR2011 8pin驱动IC内嵌high side与low side的gate驱动电路，属于D级audio增幅器与DC-DC converter的gate驱动器。

图44是专用IC的构成的gate驱动器电路；图45是驱动电路的基板图案。

虽然设计上要求gate驱动IC尽量靠近功率MOSFET设置，远离功率MOSFET设置的场合，为避免high side的source电位波动，造成IC1第4脚架V5的负电位波动，所以需将二极管D2设在gate驱动IC附近。

此外为防止Tr1、Tr2误动作，因此source与gate的导线尽量邻接，此外控制信号的输入图案与COM图案两者必需平行设置。

　图44 专用IC的构成的gate驱动电路
　

图45 专用IC的构成的gate驱动电路的基板图案

导线抽出用贯穿孔(through hole)从BGA的中心点观之，它的外侧并未设置任何图案，BGA的中心十字上也未设置任何贯穿孔，如此设计主要目的是为确保BGA中心的电源电流流入路径。

有关电源阻抗的降低，建议读者尽量利用贯穿孔将电源连接至接地层，而且理论上最好每根脚架都拥有一个贯穿孔，此外平滑电阻则尽量设在电源贯穿孔附近。使用FPGA等可程式元件基板作高密度封装时，配合基板图案的布线进行脚架排列设计，可以缩减信号佈线层，尤其是考虑量产时的制作成本上述方法非常有效。

表2是BGA封装时抽出图案的列数与层数的估算结果，所谓抽出列数是指BGA要求的信号布线图，也就是说BGA外围的球(ball)列。通常电源脚架与内层连接无法抽出导线，所以无法列入计算范围，如果第2球列设有电源脚架时，电源的贯穿孔会影响导线的抽出，此时必需增加布线层数。表3是pin之间3条与5条贯穿孔的最小加工尺寸一览。

表2 从BGA拉出的信号线列数与印刷电路板必要的层数

b.存储器周边布线图案最小化技术
电路基板双面封装存储器时只要周详的事前规划，一般都可以缩减基板的布线图案。基本手法是不改变动作的前提下，掌握信号特性使用替代功能性的电路连接，如此一来电路图设计阶段，替代布线就可以大幅缩减基板正、背面的布线图案，例如资料与位址信号使用替代性布线设计，通常动作功能不会受到影响。

图47是data bus宽32位元的SSRAM CY7C1371C-100AC，封装于基板正、背面的的布线实例。虽然图48的构想可以获得高效率的布线图案，不过元件封装时的电路基板热传导极易恶化，而且还会有銲接不良、电路基板翻翘之虞，因此设计基板布线图案时，必需与封装业者沟通调整温度profile，同时确认可替代与不无法替代的脚架，依此数据利用CAD进行各种佈线组合的检讨，例如data bus与byte enable等信号，虽然无法单独替代基板布线，不过若是set状态时就能够作替代布线设计。

此外基板正、背面的分岐后的佈线佈线长度，如果是等长而且是最短化时，它还能抑制反射的影响。一般常用的存储器，可以依照下列基准选择替代信号:
SDRAM
Data:可替代(以DQM与set替代)
DQM:可替代(以DATA与set替代)
Address:不可替代(因为设定mode resistor必需使用位址)
BA:可替代
控制线:不可替代

SSRAM(Synchronous SRAM)
Data:可替代(以BWE与set替代)
BWE:可替代(以DATA与set替代)
Address:部份无法替代(已经使用ADV信号作burst access时，下方2位元无法替代)
控制线:不可替代

图47 可封装32位元data bus的SSRAM多层基板图案

　图48 CY7C1371C SSRAM的脚架定义
　

c. 消除DDR-SDRAM资料bus timing误差的佈线图案
如图49所示DDR-SDRAM的资料信号DQ[0:7]与master信号DM，具有strobe信号DQS，DQ[0:7]与DM则latch DQS信号的站立、下降的端缘，例如以400MHz动作时资料会以2.5ns切换。

存储器的输出随着各位元会有所谓的固体差，根据Micron公司提供的DDR-SDRAM MT46V16M16-5B技术资料显示，最恶值的8位元有效资料期间有1.35ns的固体差，若加上基板上布线图案长度差的话，有效资料期间更加缩减。

图49 存储器控制器与存储器之间要求导线长度必需相同的信号
　

为获得1.3ns以上有效资料期间(亦即0.05ns)，导线长度误差在7.5mm以内必需等长度布匹线，不过实际设计电路基板图案基于严谨考量，通常会作导线长度误差2.54mm以内的等长布线指示(图50)；表4是图50电路基板图案的导线长度误差一览。

由于信号Level会变成SSTL2，因此导线阻抗设为50Ω，此外Altera公司的Stratix系列的DQS是在元件内部执行，因此电路基板图案必需作等长布线设计，不过进行位相控制的场合，必需采用其它类型的图案设计。

　表4 导线(图50)的长度误差

　图50 DDR-SDRAM与存储器控制器的电路基板图案
　

d. PCI/PCI-X的bus电路图案
表5是有关PCI/PCI-X电路图案的长度与阻抗规范。由于PCI-X bus主要是规范PCI元件至card edge的电路图案长度最大与最小值，因此电路图案必需类似图51的设计作绕道layout。利用FPGA构成PCI device的场合，为符合上述布线长度的规范，必需注意脚架的设置。

使用标准PCI-IP时，可以根据IP厂商提供的constrain filer(脚架规范)进行脚架设置Layout，除此之外图案阻抗也有标准规范，此时必需配合基板的层结构决定图案的宽度，clock pattern通常利用接地作保护(guard)。表6是图51电路基板图案的长度规范摘要。

　表5 PCI bus与PCI-X的advertising card导线长度规范

　图51 PCI元件至card端源基板图案
　

信号名称 导线pattern长度 规格值(最小) 规格值(最大)

表6 图51的pattern长度
　

e. 可传输2.5Gbps差动信号的PCI-Express电路基板图案
虽然PCI bus为32位元或是64位元宽的parallel bus，然而PCI-Express却是由serial bus构成，接着再用一对的差动信号，以2.5Gbps速度进行通信(图52)。差动信号的送信与收信为set时称为Lane。由于PCI-Express的信号传输规范是以1/4/8/16/32的Lane数作定义，因此设计上必需考虑传输频宽才能选择Lane数。

图52 PCI-Express的rain结构
　

此处假设PCI Express/PCI-X桥接(bridge)41210(Intel)可以支援1/4/8的Lane，依此介绍PCI-Express 8 Lane高速差动信号的电路基板图案设计技巧。

图53是利用8 Lain连接PCI-Express与PCI-Express桥接时的基板图案，如图所示它是利用图案之间的间隔与宽度，调整差动pair与构成pair的一条Line的阻抗，藉此维持信号品质(Signal Integrity)。

表7是PCI-Express的差动收信端输入阻抗规范，PCI-Express必需根据上述规范差动pair内作等长佈线设计；表8是PCI-Express的阻抗规范，PCI-Express用电路基板图案弯曲的场合必需作R角折弯设计，因为差动pair维持等距间隔，可以有效抑制阻抗变动(图54)。Layout时图案尽量在基板表层环绕。此外每个via会使信号衰减0.5～1.0dB，为防止信号劣化设计上via的数量越少越好。使用复数Lane时差动pair必需邻接设计，pair与pair之间呈间隔状区隔。相差动pair之间的场合，pair与pair之间的间隔是差动之间5倍距离；非同相差动时pair与pair之间的间隔是差动之间3倍距离(图55)。

　图53 利用8 Lain连接PCI-Express与PCI-Express桥接时的基板图

表7 PCI-Express的差动收信端输入阻抗规范(单位:Ω)

(a)PCI-Express收信端的导线长度(容许误差以0.127mm作指示)

(b)PCI-Express送信端的导线长度(容许误差以0.127mm作指示)
表8 PCI-Express的差动收信端输入阻抗规范(单位Ω)
　

图54 pattern不可作直角弯曲

图57是频宽数十MHz的影像增幅电路基板图案，频率一旦进入影像频宽范围时，电路基板的设计直接影响电路特性，尤其是最短距离的连接，同时沿着电路图的流动路径设计基板图案非常重要。根据以上观点比较图56与图57时，可以确定信号的流动路径与元件的设置，几乎与图56电路图完全一致

若影像增幅电路使用晶片型元件，一般比较容易获得预期的动作特性，如果使用传统导线元件，导线的电感成份可能会影响电路特性。

如图56所示提供IC的电源与接地之间插入旁通电容(bypass condenser)，此外图56与图57IC脚架附近分别插入47μF电解电容，与并联的0.1μF、0.01μF陶瓷电容，接着再用粗短图案连接，由于受限于元件封装空间，因此等元件封装在图57电路基板的背面。

如图58(a)所示电源供给源与接地之间插入旁通电容，如果从58(b)IC的右侧插入，就无法发挥旁通电容的功能。

D-A converter周边模拟-数字电路的布线图案分离技巧
D-A converter与后述的数字影像编码器(digital video encoder)，是模拟介面输出不可或缺的LSI，由于基板上混载模拟与数字信号，因此电路基板图案的设计非常重要。

此处以SONY开发的8位元，40MSPS高速D-A converter CXD1171M为例，介绍电路基板图案设计技巧。图59是CXD1171M 40MSPS高速D-A converter的电路图；图60是使用3个影像用D-A converter CXD1171M的周边电路基板图案。

设计模拟与数字电路混载的基板图案时，必需注意两电路的隔离(isolation)，如果隔离不完全会发生crosstalk，以及数字电路的噪音(noise)重叠至模拟电路等现象，因此设计阶段必需考虑元件与布线数量，最后才能决定模拟与数字电路block的大小与位置(图61)，元件则分别封装在各block内，接着进行图案布线Layout。

设计上避免信号图案贴近数字信号图案或是两信号图案平行并排，如果基板结构两信号图案有邻近之虞时，图案之间必需插入接地图案(ground pattern)，藉此分隔两信号(图62)。
　

以上介绍单面电路基板布线图案设计技巧；双面电路基板的场合必需检查数字电路图案是否与模拟电路图案交叉、重叠，图案层间尽量插入接地层，同时还需使用具备遮蔽(shield)效果的4层以上多层电路基板；模拟电源与数字电源由基板上相同电源提供时，尽量由低阻抗电源连接单元提供。


可确保模拟信号精度的数字影像编码器电路基板图案
图63是数字影像编码器ADV7194与周边的电路图；图64是数字影像编码器与周边电路基板图案。数字影像编码器主要功能是将数字影像资料转换成组合(composite)信号与Y/C等模拟影像信号。

图63电路图中的ADV7194会针对27MHz高速时脉(clock)，输入数字信号进行数字编码器，接着再从高精度10位元D-A converter输出模拟影像信号。一般影像编码器等D-A转换电路或是A-D转换电路，为降低噪音通常会将模拟与数字的接地分开，此时基于两接地的电位能变成一致等考量，尽量靠近IC附近作单点连接。不过本电路并未作单点连接，而是利用Ferrite beads防止数字接地的噪音流入模拟接地。
　

如图64所示ADV7194左侧的44～58 pin变成模拟信号，其它三边的脚架则变成数字信号，此处必需注意两信号的导线图案不可平行或是交叉，此外模拟信号系需作full ground，因此ADV7194左侧与内层为full ground结构。

随着频率高频化接地的阻抗也大幅增加，数位电路的信号越高速噪讯量也越多，模拟信号微小变化可能会因为噪音的渗入无法获得预期的精度，为了使类似ADV7194高速、高精度IC发挥功能，因此必需降低基板图案的接地阻并抗抑制噪音。

降低基板图案的接地阻抗可以采用full ground设计，双面电路基板的场合，元件尽量作单面封装，背面作full ground设计；高密度封装却无法作full ground设计时，元件可以封装在宽度较大的图案上(图65)，虽然这种方法可以有效降低阻抗，不过反面缺点是噪音处理相当棘手。

成本允许的范围下建议改用多层电路基板，因为内层基板具有电源层、接地层结构，所以多层电路基板可以降低电源与接地的阻抗；基板表层无法布线、内层基板有布线图案设计，或是利用复数的电源电压细分电源层时必需增加基板层数，类似图64的场合建议使用6层电路基板。各数字IC的时脉端子为了减轻反射波的影响，一般会使用图66的笔直性图案连接，元件的封装设计则需考虑时脉信号图案的Layout方便性。

可精确传输25～165Mp/s差动介面的电路基板图案
99年DDWG(Digital Display Working Group)正式公佈的DVI(Digital Visual Interface)规范，DVI主要应用在PC与显示器之间的影像传输，尔后随着HDMI(High Definition Multimedia Interface)规格化之后，DVI立即被HDMI取代，成为消费性电子产品数字介面主流，不论事DVI或是HDMI内部都设有保护digital contents的HDCP(High-bandwidth Digital Content Protection)。DVI的影像传输使用Silicon Image公司开发的TMDS(Transition Minimized Differential Signaling)ring技术，TMDS可分为single ring与dual ring两种。

一个画素资料24位元(R、G、B各8位元)，加上2位元同步信号与4位元控制资料，变成30位元再经过编码处理后，转换成三频(channel)10位元serial数字信号，三频信号依照画素时脉(pixel clock)以4对(pair)差动信号传输时称为single ring(图67)。

single ring传输极限大约是162Mp/s(UXGA)(p/s: pixel/second)，超过该速度传送影像，必需改用dual ring方式。dual ring使用6频，它会随着画素时脉传，输两画素资料48位元(R、G、B各8位元×2画素)、10位元控制资料。图68是TMDS传送器(transmitter) LSI SiI164构成的DVI送信电路。

图69是上述传送器的电路基板基板图案。设计DVI送信电路基板基板图案时，必需注意传送器的输出布线图案，由于传送器的各输出频道属于差动信号对(pair)，虽然差动信号对不易受噪音影响，而且噪音的释放非常少，不过布线图案设计不当时就无法发挥上述特征，因此差动信号对尽量邻近设置，即使噪音重叠变成common mode也会被接收器抵销，而且抵销时还会朝抵销磁界的方向，因此可以抑制噪音的放射(图70)。

差动信号对之间必需维持一定的距离，同时还需整合pair的Layout位置与导线的弯曲位置，因为pair之间维持均衡对差动传输非常重要。差动信号的导线长度必相同，如果长度不同时会产生传输延迟(skew)现象，一旦位相偏移就无法抵销磁界音放射量则大幅增加(图71)。
　

包含差动信号在内几乎所有高速信号的布线图案，都非常忌讳直角或是锐角弯曲设计，为降低阻抗变化佈线图案通常都采用 或是曲线弯曲设计。DVI稳定传输要素除了送信电路之外，缆线(cable)与收信电路也需列入检讨，例如使用twist pair twinax等平衡缆线等等。此外收信电路从输入连接器(connector)到接收器LSI之间的佈线图案设计注意事项，与上述送信电路佈线图案完全相同。


同轴缆线作1.485Gbps传输的电路基板图案
所谓SDI(Serial Digital Interface)是指将影像信号转换成serial数字信号传输的介面而言。4:2:2的元件(component)传输率为270Mbps，HDTV则高达1.485Gbps。由SDI构成的电路可以利用电视播放台内的同轴缆线，传输高解析度的影像资料，除此之外它还可能在辅助性(ancillary)影像资料间隙领域，重叠传输audio资料、字幕资料，以及播放台之间的资料。

有关HDTV的serial数字介面，在SMPTE 292规范中有详细说明，虽然分成同轴缆线介面与光纤介面两种，不过此处以Gennum公司的IC为例，介绍使用同轴缆线的介面器。

图72是HDTV serial digital serialize GS1522、VCO GO1515，与HDTV缆线驱动器GS1508构成的SDI送信单元的电路图；图73是SDI送信单元的电路基板图案。GS1522是SMPTE 274M、SMPTE 260M的parallel数字资料，转换成SMPTE 292M serial数字信号的IC，该IC可以支援1.485Gbps与1.485/1.001Gbps；GO1515则是组合serialize与接收器(receiver)的电压控制振荡器VCO，它可以接收GS1522的控制电压，产生1.485GHz或是1.485/1.001GHz的基准时脉给GS1522。

封装时GS1522设在基板背面，同时尽量缩短导线长度，GS1508可以和Gennum公司的IC连接使用，不过也可以当作一般驱动器使用，它是具备两条75Ω的同轴缆线的缆线驱动器。SDI的输出属于1.485Gbps高速传输线路，本电路基板为了降低寄生容量，所以取消输出元件与布线图案下方的接地设计。

　 如果布线图案长度超过1cm时，必需使用micro strip line作特性阻抗整合，1.485Gbps高速传输时，无法沿用传统的元件与基板处理方式，元件的寄生容量与寄生电感(inductance)必需视为元件范畴处理，在此同时佈线图案必需当作分散封装的电阻、电容、电感来处理，类似这样将布线图案当作元件处理的电路称为「分布定数电路」。分佈定数电路中经常使用micro strip line。

图74是micro strip line的结构，micro strip line的特性组抗与电路整治，可以作低损失(loss)的的资料传输。特性阻抗(impedance)是由佈线图案的宽度、电路基板图案厚度、电路基板厚度，以及电路基板材料的比诱率决定。特性阻抗 可用下列计算式求得:

设计SDI输出电路必需注意return loss，虽然SMPTE 292M规范与ARIB BTA-S-004B规范的内部有些差异，不过两者都有限度值的规定。return loss主要是表示阻抗值不整合时的反射波大小，反射值越大表示反射波越小特性越好。

实际上电路基板或是电子设备组装后，利用网路分析仪(analyzer)测试return loss，如果测试结果不如预期一般只能改变图72电路图中的的值或是重新制作电路板，因此笔者建议设计电路基板时，最好作电脑模拟分析检讨。